Ehrlich gesagt sind CPUs heutzutage ein Albtraum an Komplexit\u00e4t. Sie machen diesen ganzen verr\u00fcckten Kram: Befehle neu anordnen, mehrere Kerne, tiefe Pipelines, Sprungvorhersage, Registerumbenennung \u2026 es ist, als w\u00fcrde man versuchen, dem Verkehr einer Stadt w\u00e4hrend der Hauptverkehrszeit auf Steroiden zu folgen. Die Kernidee ist jedoch, dass jeder Befehl eine Reihe von Phasen durchl\u00e4uft \u2013 Abrufen, Dekodieren, Ausf\u00fchren, Zur\u00fcckschreiben \u2013, die den Prozessor am Laufen halten. Aber es ist nicht mehr wie fr\u00fcher, als ein Befehl nur abgeschlossen sein musste, bevor der n\u00e4chste gestartet werden konnte. Heute ist alles pipelined, d.h.mehrere Befehle befinden sich gleichzeitig in verschiedenen Phasen. In der Theorie cool, in der Praxis ziemlich stressig, weil das Verst\u00e4ndnis davon bei der Behebung von Leistungsproblemen oder CPU-Macken hilft. Eine Sache ist \u00fcberraschend konstant geblieben: Was tats\u00e4chlich in jedem Schritt passiert, trotz all dieser Upgrades. Der Prozessor ruft einen Befehl aus dem Speicher ab (mithilfe des Programmz\u00e4hlers), dekodiert dann, was er tun muss, f\u00fchrt die Operation aus und schreibt schlie\u00dflich das Ergebnis zur\u00fcck. Das alles reibungslos in Hardware (und Software) zum Laufen zu bringen, ist eine gro\u00dfe Leistung.<\/p>\n
Jede CPU f\u00fchrt im Gro\u00dfen und Ganzen die gleichen Dinge in ziemlich der gleichen Reihenfolge aus, obwohl die Art und Weise, wie sie dies tut, sehr unterschiedlich sein kann. Zuerst ruft sie eine Anweisung aus dem Speicher ab \u2013 wobei sie den Programmz\u00e4hler<\/strong> verwendet, um die richtige Stelle zu finden \u2013 und l\u00e4dt diese Anweisung dann in ein Register. Der PC aktualisiert dann, um auf die n\u00e4chste Anweisung zu verweisen \u2013 manchmal ist das einfach, manchmal nicht, aufgrund von Verzweigungsvorhersagen oder Spr\u00fcngen, die den Abrufvorgang durcheinanderbringen k\u00f6nnen. Auf manchen Maschinen m\u00f6chten Sie beim Debuggen oder Optimieren vielleicht in den Anweisungscache<\/strong> schauen oder die Assembly \u00fcberpr\u00fcfen, um zu sehen, was w\u00e4hrend des Abrufs wirklich passiert. Nach dem Abrufen wird die Anweisung zur Dekodierung weitergeleitet, wo die CPU herausfindet, was sie tun soll. Dazu geh\u00f6rt, sie in Signale zur Ausf\u00fchrung zu \u00fcbersetzen und zu pr\u00fcfen, welche Daten (Operanden) ben\u00f6tigt werden. Hier kommen der Cache und die Register ins Spiel; wenn die ben\u00f6tigten Daten nicht im L1-Cache oder in den Registern sind, kann dies zu Verz\u00f6gerungen f\u00fchren. Au\u00dferdem benennen moderne CPUs Register um \u2013 etwas seltsam, aber es hilft, Gefahren durch falsche Daten zu vermeiden. Wenn Sie langsamen Code beheben, achten Sie auf Cache-Treffer\/-Fehlschl\u00e4ge, da diese Phase entscheidend ist. In der Ausf\u00fchrungsphase finden die eigentlichen mathematischen oder logischen Vorg\u00e4nge statt. Die Anweisungen und Daten werden an die ALU- oder FP-Einheiten weitergeleitet, wo die Kernberechnung abgeschlossen wird. Normalerweise ist das superschnell \u2013 in vielen F\u00e4llen etwa ein Taktzyklus \u2013, aber wenn die Pipeline tief ist oder es zu einem Pipeline-Stall kommt, k\u00f6nnen Verz\u00f6gerungen auftreten. Moderne CPUs haben etwa 25 Pipeline-Stufen. Das klingt verr\u00fcckt, aber es geht darum, jedes Qu\u00e4ntchen Leistung herauszuholen. Schlie\u00dflich erfolgt der Writeback-Schritt. Dabei aktualisiert die CPU das Register oder den Speicher mit Ihren Ergebnissen. Wenn es hier zu einer Verz\u00f6gerung kommt, macht sich dies in Form von Stalls oder langsamen Reaktionszeiten bemerkbar. Durch Pipelining befinden sich mehrere Anweisungen gleichzeitig in verschiedenen Stufen, was den Durchsatz, aber auch die Komplexit\u00e4t erh\u00f6ht, insbesondere wenn es darum geht, Leistungsprobleme einzugrenzen.<\/p>\n Ein Maschinenzyklus oder Befehlszyklus beschreibt im Wesentlichen die Art und Weise, wie eine CPU einen einzelnen Befehl durch die Phasen Fetch, Decode, Execute und Writeback verarbeitet. Und selbst bei der modernen Architektur bleiben diese Kernschritte weitgehend gleich. Bei der Fehlerbehebung bei der Leistung oder bei ungew\u00f6hnlichem CPU-Verhalten hilft das Verst\u00e4ndnis dieses Pipeline-Modells, die Ursachen von Verz\u00f6gerungen oder Beschleunigungen zu verstehen. CPUs sind komplizierte Gebilde, aber das Verst\u00e4ndnis dieser Grundlagen macht das Ganze etwas weniger r\u00e4tselhaft.<\/p>\n Ehrlich gesagt sind CPUs heutzutage ein Albtraum an Komplexit\u00e4t. Sie machen diesen ganzen verr\u00fcckten Kram: Befehle neu anordnen, mehrere Kerne, tiefe Pipelines, Sprungvorhersage, Registerumbenennung \u2026<\/p>\n","protected":false},"author":1,"featured_media":0,"comment_status":"closed","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"footnotes":""},"categories":[1],"tags":[],"class_list":["post-1528","post","type-post","status-publish","format-standard","hentry","category-hilfe"],"_links":{"self":[{"href":"https:\/\/help.peacedoorball.blog\/de\/wp-json\/wp\/v2\/posts\/1528","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/help.peacedoorball.blog\/de\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/help.peacedoorball.blog\/de\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/help.peacedoorball.blog\/de\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/help.peacedoorball.blog\/de\/wp-json\/wp\/v2\/comments?post=1528"}],"version-history":[{"count":0,"href":"https:\/\/help.peacedoorball.blog\/de\/wp-json\/wp\/v2\/posts\/1528\/revisions"}],"wp:attachment":[{"href":"https:\/\/help.peacedoorball.blog\/de\/wp-json\/wp\/v2\/media?parent=1528"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/help.peacedoorball.blog\/de\/wp-json\/wp\/v2\/categories?post=1528"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/help.peacedoorball.blog\/de\/wp-json\/wp\/v2\/tags?post=1528"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}Zusammenfassung<\/span><\/h2>\n
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